DISEÑO DE UNA RESISTENCIA INTEGRADA DE ALTO VALOR APLICADA A UN SISTEMA DE ADQUISICIÓN DE SEÑALES NEURONALES CON TECNOLOGÍA MOS
Erick Raygada Vargas, Erika Azabache Villar, Julio César Saldaña, Carlos Silva Cárdenas
Grupo de Microelectrónica de la Pontificia Universidad Católica del Perú.
Sección de Electricidad y Electrónica.
ABSTRACT
This work reports the design of a high value integrated resistor developed in MOS technology for the AMS
0.35µm process. This device will be include in a low noise amplifier used for the sense of ENG signals, with amplitudes greater than 1µVP and a frequencies range in the order of 100Hz to 5KHz. For that reason, it is necessary to implement large time constants with high values of resistance or capacitance. In this case, a PMOS transistor auto-polarised in sub-threshold region will be used and the value of the resistor is 80MΩ. This architecture makes the resistance only depends on design parameters and independent on temperature, polarization and supply voltages.
1. INTRODUCTION
Es común que en sistemas de adquisición de señales biomédicas, donde la señal a procesar se encuentre en bajas frecuencias, resistencias o condensadores de altos valores sean necesarios para lograr obtener altas constantes de tiempo requeridos en los bloques de filtrado. Sin embargo, existe el inconveniente en implementar resistencias integradas de alto valor por encima de unos pocos MΩ o condensadores por encima de algunos cientos de pF dentro de un circuito integrado debido a que se requiere de una gran área dentro del chip (por ejemplo, con capas de polisilicio dopado de alta resistividad se logran conseguir valores en el orden de 1 a 2KΩ/□, que serían insuficientes) [1]. Reflejado este panorama, es evidente la problemática para implementar componentes pasivos en dispositivos médicos implantables, sobre todo, integrar filtros de altas constantes de tiempo. Una opción sería implementar dichos componentes de manera externa al chip, mas no sería una forma eficiente debido a que se trata de dispositivos implantables al cuerpo.
En el presente trabajo se analiza una novedosa solución para implementar una resistencia integrada de alto valor
la cual es aplicada a un sistema de adquisición de señales neuronales tomada de [2]. Lo particular de este diseño es que el valor de la resistencia Rint no depende de voltajes de polarización sino de parámetros de diseño.
En la sección 2 se presenta la arquitectura propuesta y el correspondiente análisis para obtener el equivalente de la resistencia. Posteriormente en la sección 3 se presentan los resultados de las simulaciones y el layout del circuito. Finalmente la sección 4 muestra las conclusiones de este trabajo de investigación.
2. ESQUEMA GENERAL Y DISEÑO
La figura 1 muestra la etapa de filtrado en el sistema de adquisición de señales neuronales [2]. Esta etapa es implementada con un DDA (Differential Difference Amplifier) el cual fija la frecuencia de trabajo de la señal procesada (100Hz – 5KHz). Al ser la frecuencia de corte inferior 100Hz, se requiere de una constante de tiempo elevada y un valor aceptable de condensador (Cint) es de
20pF, entonces la resistencia Rint debe tener el valor de
80MΩ, muy difícil de implementar dentro de un chip.
Figura 1: Estructura del filtro pasa bandas [2].
Para lograr implementar la resistencia de 80MΩ requerida en el filtro, se utilizó al transistor PMOS MPr mostrado en la figura 2. Este trabajará en la región sub- umbral y por medio de su conductancia de salida se logra su equivalente resistivo. Este transistor cuenta con un circuito de auto polarización (figura 3) permitiendo optimizar el área y a su vez elimina efectos de segundo orden como son la temperatura, voltaje de referencia y desviaciones tecnológicas [2]. Como desventaja puede presentarse distorsión para señales de gran amplitud que produzcan pérdida en la linealidad del equivalente resistivo, pero al tratarse de señales neuronales (en el orden de 1µVp-10µVp) este no sería un inconveniente.
Figura 3: Circuito de Autopolarización de MPr.
El potencial VBP y Vc alimentan al sustrato y puerta de
MPr respectivamente. Además los espejos de corriente
conformados por M1, M2 y M3 definen las relaciones de
N y D donde
N Ids2 Ids1 , D I
Ids1 1 ,
Figura 2: Transistor MPr para implementar la resistencia de alto valor.
La expresión para la corriente del transistor PMOS MPr de la figura 3 al trabajar en la región sub-umbral es dada por (1) [2]:
Ids2 es la corriente de drenador que pasa por M5, IRp es la corriente por la resistencia RP e Ids1 es la corriente que pasa por M4. El potencial en Rp define la corriente Ids1 y por medio de la relación entre Ids1 e Ids2 (factor N) logramos la siguiente expresión:
Ids
nVtLnN
(4)
W Vgb Vth
Vsb
Vdb
1
Rp(D 1)
I DS
I DO e
L
nVT
e nVT
e nVT
(1)
El voltaje entre puerta y drenador de M4 y MPr
es el
Donde IDO es la corriente específica, VT es el voltaje térmico y n es el factor de pendiente para región sub- umbral. Si se considera que Vds < +/- 25mV y Vsb = 0, por medio de un arreglo matemático y una aproximación de Taylor se obtiene la siguiente ecuación:
mismo gracias a que el Vref es copiado en el drenador de
M4 por el amplificador operacional configurado como seguidor. Este amplificador operacional consta de una etapa diferencial y otra de compensación. Su diagrama esquemático es mostrado en la figura 4. Finalmente el valor de Rint es dado en (5)
Vgs
W
Vth
V
L W R
(D 1)
I I
e nVT
1 1 ds
(2)
Rint
Pr 4 P
(5)
DS DO L
nVT
WPr L4 ln N
Para obtener el equivalente resistivo de MPr se calcula la conductancia de salida con la derivada de la corriente con respecto al potencial entre drenador y surtidor:
Ids
Vds
I DO (W / L)Pr e nVT
Vgs Vth
nVT
1
Rint
(3)
El diagrama esquemático de la figura 3 es el circuito empleado para generar la polarización del transistor MPr . Los transistores M4 y M5 trabajarán en la región sub- umbral y estos a su vez definen el control del voltaje de MPr (Vgs de M4).
Figura 4: Diagrama esquemático del Amplificador operacional
Es así como se observa que el equivalente resistivo depende únicamente de los parámetros de diseño como son las dimensiones de los transistores M4 y MPr y las relaciones entre corrientes fijadas por los espejos de corrientes. Otra consideración es que los transistores de los espejos de corriente trabajen en la zona de inversión fuerte y los del par diferencial se encuentren en débil [3] para que así no exista una gran variación tanto en la corriente copiada (caso de los espejos) como en el potencial Vgs del par diferencial por mismatch.
3. RESULTADOS
Las simulaciones se realizaron con el modelo matemático BSIM 3v3 con la herramienta de simulación SPICE. Con respecto a los parámetros de diseño se consideró que el valor de N sea el mínimo posible para minimizar el denominador de (5) y que Ids1 no tienda a cero. Fijando el valor de 80MΩ a Rint y a RP = 50KΩ para obtener el valor de D=31. Para el dimensionamiento de los transistores de toda al arquitectura se utilizó la herramienta CAD referenciada en [4] la cual emplea la metodología gm/Id. En la tabla 1 se pueden observar las dimensiones para el circuito de auto polarización, del opamp y de MPr.
Tabla 1: Dimensiones de los transistores
Adicionalmente se hicieron simulaciones para varios valores de Vds asegurando que sea menor a 25 mV. Con ellos se obtuvo la curva de la figura 5. Por medio de un ajuste lineal se calculó la pendiente de dicha recta obteniendo el valor de Rint=79.7MΩ. Para la comparación entre ambas curvas se utilizó el error cuadrático medio obteniendo el coeficiente de determinación igual a 0.989. Mientras más cercano a 1 sea este valor, las curvas serán más parecidas.
30
25
20
15
10
5
0
0 0,5 1 1,5 2 2,5 3 3,5
Figura 5: Curva Vds vs Ids para en transistor MPr.
Finalmente se trabajó el layout de toda la arquitectura en Tanner L-Edit. La figura 6 muestra el layout completo. La tecnología de proceso utilizada fue de AMS 0.35µm. El caso de la resistencia RP fue implementada con una tira de Poly2.
Ya teniendo los valores de W y L tanto de MPr como de M4, la simulación arrojó los correspondientes potenciales para alimentar al transistor MPr y su correspondiente punto de operación vistos en la tabla 2:
Tabla 2: Voltajes obtenidos en el circuito de autopolarización y el punto de operación de MPr.
Figura 6: Layout de la resistencia integrada
4. CONCLUSIONES
Es notoria la necesidad de una solución a la problemática de implementar filtros de altas constantes de tiempo convirtiéndose esto en un tópico latente de investigación en la actualidad. Se torna casi imposible integrar en un chip condensadores en el rango de nF o resistencias en el
rango de algunas decenas de MΩ ya que ocuparían un área muy grande en la oblea de silicio lo cual no sería práctico. El presente trabajo describe una solución a dicha problemática diseñando una resistencia de 80MΩ logrando una linealidad de acuerdo a las simulaciones presentadas. La región sub-umbral representa un espacio de diseño ampliamente aplicable en el diseño de circuitos integrados implantables debido a su bajo consumo de corriente. Así mismo, el presente trabajo evidencia su utilización para lograr el equivalente resistivo de MPr . El valor de la resistencia no dependerá en este caso del potencial de polarización sino de una adecuada combinación de sus parámetros de diseño.
10. REFERENCIAS
[1] Fernando Silveira, Alfredo Arnaud, Conrado Rossi, "Diseño de Circuitos Integrados para dispositivos médicos implantables", CVIT, 2004.
[2] Jordi Sacristán, Maria Teresa Osés, "Low noise amplifier for recording ENG signals in implantable systems", ISCAS
2004 (International Symposium on Circuits and Systems), pIV-
33, 2004.
[3] José Franca, "Design of analog-digital VLSI circuits for telecomunicacions and processing", Englewood Cliffs, N.J. Pretince-Hall, 1994.
[4] Heiner Alarcón, Hector Villacorta, "A design-space generation tool for analog blocks of Ultra low-power IC's based upon the bsim3v3 model", Iberchip 2006.
Por: Tirso Ramírez C.I.: 18392099
EES
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